118 lines
3.7 KiB
C
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C
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/*
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* Copyright (c) 2016-2020, NVIDIA CORPORATION. All rights reserved.
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* This program is free software; you can redistribute it and/or modify it
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* under the terms and conditions of the GNU General Public License,
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* version 2, as published by the Free Software Foundation.
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* This program is distributed in the hope it will be useful, but WITHOUT
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* ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
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* FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License for
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* more details.
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* You should have received a copy of the GNU General Public License
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* along with this program. If not, see <http://www.gnu.org/licenses/>.
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*/
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/*
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* This header provides constants for binding nvidia,tegra186-gpio*.
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* The first cell in Tegra's GPIO specifier is the GPIO ID. The macros below
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* provide names for this.
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* The second cell contains standard flag values specified in gpio.h.
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*/
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#ifndef _DT_BINDINGS_GPIO_TEGRA_GPIO_H
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#define _DT_BINDINGS_GPIO_TEGRA_GPIO_H
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#include <dt-bindings/gpio/gpio.h>
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/* GPIOs implemented by main GPIO controller */
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#define TEGRA_MAIN_GPIO_PORT_A 0
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#define TEGRA_MAIN_GPIO_PORT_B 1
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#define TEGRA_MAIN_GPIO_PORT_C 2
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#define TEGRA_MAIN_GPIO_PORT_D 3
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#define TEGRA_MAIN_GPIO_PORT_E 4
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#define TEGRA_MAIN_GPIO_PORT_F 5
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#define TEGRA_MAIN_GPIO_PORT_G 6
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#define TEGRA_MAIN_GPIO_PORT_H 7
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#define TEGRA_MAIN_GPIO_PORT_I 8
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#define TEGRA_MAIN_GPIO_PORT_J 9
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#define TEGRA_MAIN_GPIO_PORT_K 10
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#define TEGRA_MAIN_GPIO_PORT_L 11
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#define TEGRA_MAIN_GPIO_PORT_M 12
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#define TEGRA_MAIN_GPIO_PORT_N 13
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#define TEGRA_MAIN_GPIO_PORT_O 14
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#define TEGRA_MAIN_GPIO_PORT_P 15
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#define TEGRA_MAIN_GPIO_PORT_Q 16
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#define TEGRA_MAIN_GPIO_PORT_R 17
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#define TEGRA_MAIN_GPIO_PORT_T 18
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#define TEGRA_MAIN_GPIO_PORT_X 19
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#define TEGRA_MAIN_GPIO_PORT_Y 20
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#define TEGRA_MAIN_GPIO_PORT_BB 21
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#define TEGRA_MAIN_GPIO_PORT_CC 22
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#define TEGRA_MAIN_GPIO_PORT_DD 23
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#define TEGRA_MAIN_GPIO(port, offset) \
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((TEGRA_MAIN_GPIO_PORT_##port * 8) + offset)
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/* GPIOs implemented by AON GPIO controller */
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#define TEGRA_AON_GPIO_PORT_S 0
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#define TEGRA_AON_GPIO_PORT_U 1
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#define TEGRA_AON_GPIO_PORT_V 2
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#define TEGRA_AON_GPIO_PORT_W 3
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#define TEGRA_AON_GPIO_PORT_Z 4
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#define TEGRA_AON_GPIO_PORT_AA 5
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#define TEGRA_AON_GPIO_PORT_EE 6
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#define TEGRA_AON_GPIO_PORT_FF 7
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#define TEGRA_AON_GPIO(port, offset) \
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((TEGRA_AON_GPIO_PORT_##port * 8) + offset)
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/* All pins */
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#define TEGRA_PIN_BASE_ID_A 0
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#define TEGRA_PIN_BASE_ID_B 1
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#define TEGRA_PIN_BASE_ID_C 2
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#define TEGRA_PIN_BASE_ID_D 3
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#define TEGRA_PIN_BASE_ID_E 4
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#define TEGRA_PIN_BASE_ID_F 5
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#define TEGRA_PIN_BASE_ID_G 6
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#define TEGRA_PIN_BASE_ID_H 7
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#define TEGRA_PIN_BASE_ID_I 8
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#define TEGRA_PIN_BASE_ID_J 9
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#define TEGRA_PIN_BASE_ID_K 10
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#define TEGRA_PIN_BASE_ID_L 11
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#define TEGRA_PIN_BASE_ID_M 12
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#define TEGRA_PIN_BASE_ID_N 13
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#define TEGRA_PIN_BASE_ID_O 14
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#define TEGRA_PIN_BASE_ID_P 15
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#define TEGRA_PIN_BASE_ID_Q 16
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#define TEGRA_PIN_BASE_ID_R 17
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#define TEGRA_PIN_BASE_ID_S 18
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#define TEGRA_PIN_BASE_ID_T 19
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#define TEGRA_PIN_BASE_ID_U 20
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#define TEGRA_PIN_BASE_ID_V 21
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#define TEGRA_PIN_BASE_ID_W 22
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#define TEGRA_PIN_BASE_ID_X 23
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#define TEGRA_PIN_BASE_ID_Y 24
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#define TEGRA_PIN_BASE_ID_Z 25
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#define TEGRA_PIN_BASE_ID_AA 26
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#define TEGRA_PIN_BASE_ID_BB 27
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#define TEGRA_PIN_BASE_ID_CC 28
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#define TEGRA_PIN_BASE_ID_DD 29
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#define TEGRA_PIN_BASE_ID_EE 30
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#define TEGRA_PIN_BASE_ID_FF 31
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#define TEGRA_PIN_BASE(port) (TEGRA_PIN_BASE_ID_##port * 8)
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#define TEGRA_MAIN_GPIO_RANGE(st, end) \
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((TEGRA_MAIN_GPIO_PORT_##end - TEGRA_MAIN_GPIO_PORT_##st + 1) * 8)
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#define TEGRA_MAIN_GPIO_BASE(port) (TEGRA_MAIN_GPIO_PORT_##port * 8)
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#define TEGRA_AON_GPIO_RANGE(st, end) \
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((TEGRA_AON_GPIO_PORT_##end - TEGRA_AON_GPIO_PORT_##st + 1) * 8)
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#define TEGRA_AON_GPIO_BASE(port) (TEGRA_AON_GPIO_PORT_##port * 8)
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#endif
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